hw/ip/pinmux/rtl/pinmux_reg_pkg.sv

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//
// Register Package auto-generated by `reggen` containing data structure

package pinmux_reg_pkg;

  // Param list
  parameter int AttrDw = 10;
  parameter int NMioPeriphIn = 33;
  parameter int NMioPeriphOut = 32;
  parameter int NMioPads = 32;
  parameter int NDioPads = 16;
  parameter int NWkupDetect = 8;
  parameter int WkupCntWidth = 8;
  parameter int NumAlerts = 1;

  // Address widths within the block
  parameter int BlockAw = 11;

  ////////////////////////////
  // Typedefs for registers //
  ////////////////////////////

  typedef struct packed {
    logic        q;
    logic        qe;
  } pinmux_reg2hw_alert_test_reg_t;

  typedef struct packed {
    logic [5:0]  q;
  } pinmux_reg2hw_mio_periph_insel_mreg_t;

  typedef struct packed {
    logic [5:0]  q;
  } pinmux_reg2hw_mio_outsel_mreg_t;

  typedef struct packed {
    logic [12:0] q;
    logic        qe;
  } pinmux_reg2hw_mio_pad_attr_mreg_t;

  typedef struct packed {
    logic [12:0] q;
    logic        qe;
  } pinmux_reg2hw_dio_pad_attr_mreg_t;

  typedef struct packed {
    logic        q;
  } pinmux_reg2hw_mio_pad_sleep_status_mreg_t;

  typedef struct packed {
    logic        q;
  } pinmux_reg2hw_mio_pad_sleep_en_mreg_t;

  typedef struct packed {
    logic [1:0]  q;
  } pinmux_reg2hw_mio_pad_sleep_mode_mreg_t;

  typedef struct packed {
    logic        q;
  } pinmux_reg2hw_dio_pad_sleep_status_mreg_t;

  typedef struct packed {
    logic        q;
  } pinmux_reg2hw_dio_pad_sleep_en_mreg_t;

  typedef struct packed {
    logic [1:0]  q;
  } pinmux_reg2hw_dio_pad_sleep_mode_mreg_t;

  typedef struct packed {
    logic        q;
  } pinmux_reg2hw_wkup_detector_en_mreg_t;

  typedef struct packed {
    struct packed {
      logic [2:0]  q;
    } mode;
    struct packed {
      logic        q;
    } filter;
    struct packed {
      logic        q;
    } miodio;
  } pinmux_reg2hw_wkup_detector_mreg_t;

  typedef struct packed {
    logic [7:0]  q;
  } pinmux_reg2hw_wkup_detector_cnt_th_mreg_t;

  typedef struct packed {
    logic [5:0]  q;
  } pinmux_reg2hw_wkup_detector_padsel_mreg_t;

  typedef struct packed {
    logic        q;
  } pinmux_reg2hw_wkup_cause_mreg_t;

  typedef struct packed {
    logic [12:0] d;
  } pinmux_hw2reg_mio_pad_attr_mreg_t;

  typedef struct packed {
    logic [12:0] d;
  } pinmux_hw2reg_dio_pad_attr_mreg_t;

  typedef struct packed {
    logic        d;
    logic        de;
  } pinmux_hw2reg_mio_pad_sleep_status_mreg_t;

  typedef struct packed {
    logic        d;
    logic        de;
  } pinmux_hw2reg_dio_pad_sleep_status_mreg_t;

  typedef struct packed {
    logic        d;
    logic        de;
  } pinmux_hw2reg_wkup_cause_mreg_t;

  // Register -> HW type
  typedef struct packed {
    pinmux_reg2hw_alert_test_reg_t alert_test; // [1423:1422]
    pinmux_reg2hw_mio_periph_insel_mreg_t [32:0] mio_periph_insel; // [1421:1224]
    pinmux_reg2hw_mio_outsel_mreg_t [31:0] mio_outsel; // [1223:1032]
    pinmux_reg2hw_mio_pad_attr_mreg_t [31:0] mio_pad_attr; // [1031:584]
    pinmux_reg2hw_dio_pad_attr_mreg_t [15:0] dio_pad_attr; // [583:360]
    pinmux_reg2hw_mio_pad_sleep_status_mreg_t [31:0] mio_pad_sleep_status; // [359:328]
    pinmux_reg2hw_mio_pad_sleep_en_mreg_t [31:0] mio_pad_sleep_en; // [327:296]
    pinmux_reg2hw_mio_pad_sleep_mode_mreg_t [31:0] mio_pad_sleep_mode; // [295:232]
    pinmux_reg2hw_dio_pad_sleep_status_mreg_t [15:0] dio_pad_sleep_status; // [231:216]
    pinmux_reg2hw_dio_pad_sleep_en_mreg_t [15:0] dio_pad_sleep_en; // [215:200]
    pinmux_reg2hw_dio_pad_sleep_mode_mreg_t [15:0] dio_pad_sleep_mode; // [199:168]
    pinmux_reg2hw_wkup_detector_en_mreg_t [7:0] wkup_detector_en; // [167:160]
    pinmux_reg2hw_wkup_detector_mreg_t [7:0] wkup_detector; // [159:120]
    pinmux_reg2hw_wkup_detector_cnt_th_mreg_t [7:0] wkup_detector_cnt_th; // [119:56]
    pinmux_reg2hw_wkup_detector_padsel_mreg_t [7:0] wkup_detector_padsel; // [55:8]
    pinmux_reg2hw_wkup_cause_mreg_t [7:0] wkup_cause; // [7:0]
  } pinmux_reg2hw_t;

  // HW -> register type
  typedef struct packed {
    pinmux_hw2reg_mio_pad_attr_mreg_t [31:0] mio_pad_attr; // [735:320]
    pinmux_hw2reg_dio_pad_attr_mreg_t [15:0] dio_pad_attr; // [319:112]
    pinmux_hw2reg_mio_pad_sleep_status_mreg_t [31:0] mio_pad_sleep_status; // [111:48]
    pinmux_hw2reg_dio_pad_sleep_status_mreg_t [15:0] dio_pad_sleep_status; // [47:16]
    pinmux_hw2reg_wkup_cause_mreg_t [7:0] wkup_cause; // [15:0]
  } pinmux_hw2reg_t;

  // Register offsets
  parameter logic [BlockAw-1:0] PINMUX_ALERT_TEST_OFFSET = 11'h 0;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_0_OFFSET = 11'h 4;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_1_OFFSET = 11'h 8;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_2_OFFSET = 11'h c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_3_OFFSET = 11'h 10;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_4_OFFSET = 11'h 14;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_5_OFFSET = 11'h 18;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_6_OFFSET = 11'h 1c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_7_OFFSET = 11'h 20;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_8_OFFSET = 11'h 24;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_9_OFFSET = 11'h 28;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_10_OFFSET = 11'h 2c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_11_OFFSET = 11'h 30;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_12_OFFSET = 11'h 34;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_13_OFFSET = 11'h 38;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_14_OFFSET = 11'h 3c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_15_OFFSET = 11'h 40;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_16_OFFSET = 11'h 44;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_17_OFFSET = 11'h 48;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_18_OFFSET = 11'h 4c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_19_OFFSET = 11'h 50;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_20_OFFSET = 11'h 54;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_21_OFFSET = 11'h 58;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_22_OFFSET = 11'h 5c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_23_OFFSET = 11'h 60;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_24_OFFSET = 11'h 64;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_25_OFFSET = 11'h 68;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_26_OFFSET = 11'h 6c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_27_OFFSET = 11'h 70;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_28_OFFSET = 11'h 74;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_29_OFFSET = 11'h 78;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_30_OFFSET = 11'h 7c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_31_OFFSET = 11'h 80;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_REGWEN_32_OFFSET = 11'h 84;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_0_OFFSET = 11'h 88;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_1_OFFSET = 11'h 8c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_2_OFFSET = 11'h 90;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_3_OFFSET = 11'h 94;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_4_OFFSET = 11'h 98;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_5_OFFSET = 11'h 9c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_6_OFFSET = 11'h a0;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_7_OFFSET = 11'h a4;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_8_OFFSET = 11'h a8;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_9_OFFSET = 11'h ac;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_10_OFFSET = 11'h b0;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_11_OFFSET = 11'h b4;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_12_OFFSET = 11'h b8;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_13_OFFSET = 11'h bc;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_14_OFFSET = 11'h c0;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_15_OFFSET = 11'h c4;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_16_OFFSET = 11'h c8;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_17_OFFSET = 11'h cc;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_18_OFFSET = 11'h d0;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_19_OFFSET = 11'h d4;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_20_OFFSET = 11'h d8;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_21_OFFSET = 11'h dc;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_22_OFFSET = 11'h e0;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_23_OFFSET = 11'h e4;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_24_OFFSET = 11'h e8;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_25_OFFSET = 11'h ec;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_26_OFFSET = 11'h f0;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_27_OFFSET = 11'h f4;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_28_OFFSET = 11'h f8;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_29_OFFSET = 11'h fc;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_30_OFFSET = 11'h 100;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_31_OFFSET = 11'h 104;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PERIPH_INSEL_32_OFFSET = 11'h 108;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_0_OFFSET = 11'h 10c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_1_OFFSET = 11'h 110;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_2_OFFSET = 11'h 114;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_3_OFFSET = 11'h 118;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_4_OFFSET = 11'h 11c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_5_OFFSET = 11'h 120;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_6_OFFSET = 11'h 124;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_7_OFFSET = 11'h 128;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_8_OFFSET = 11'h 12c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_9_OFFSET = 11'h 130;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_10_OFFSET = 11'h 134;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_11_OFFSET = 11'h 138;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_12_OFFSET = 11'h 13c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_13_OFFSET = 11'h 140;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_14_OFFSET = 11'h 144;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_15_OFFSET = 11'h 148;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_16_OFFSET = 11'h 14c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_17_OFFSET = 11'h 150;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_18_OFFSET = 11'h 154;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_19_OFFSET = 11'h 158;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_20_OFFSET = 11'h 15c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_21_OFFSET = 11'h 160;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_22_OFFSET = 11'h 164;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_23_OFFSET = 11'h 168;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_24_OFFSET = 11'h 16c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_25_OFFSET = 11'h 170;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_26_OFFSET = 11'h 174;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_27_OFFSET = 11'h 178;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_28_OFFSET = 11'h 17c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_29_OFFSET = 11'h 180;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_30_OFFSET = 11'h 184;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_REGWEN_31_OFFSET = 11'h 188;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_0_OFFSET = 11'h 18c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_1_OFFSET = 11'h 190;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_2_OFFSET = 11'h 194;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_3_OFFSET = 11'h 198;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_4_OFFSET = 11'h 19c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_5_OFFSET = 11'h 1a0;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_6_OFFSET = 11'h 1a4;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_7_OFFSET = 11'h 1a8;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_8_OFFSET = 11'h 1ac;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_9_OFFSET = 11'h 1b0;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_10_OFFSET = 11'h 1b4;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_11_OFFSET = 11'h 1b8;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_12_OFFSET = 11'h 1bc;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_13_OFFSET = 11'h 1c0;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_14_OFFSET = 11'h 1c4;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_15_OFFSET = 11'h 1c8;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_16_OFFSET = 11'h 1cc;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_17_OFFSET = 11'h 1d0;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_18_OFFSET = 11'h 1d4;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_19_OFFSET = 11'h 1d8;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_20_OFFSET = 11'h 1dc;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_21_OFFSET = 11'h 1e0;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_22_OFFSET = 11'h 1e4;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_23_OFFSET = 11'h 1e8;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_24_OFFSET = 11'h 1ec;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_25_OFFSET = 11'h 1f0;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_26_OFFSET = 11'h 1f4;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_27_OFFSET = 11'h 1f8;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_28_OFFSET = 11'h 1fc;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_29_OFFSET = 11'h 200;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_30_OFFSET = 11'h 204;
  parameter logic [BlockAw-1:0] PINMUX_MIO_OUTSEL_31_OFFSET = 11'h 208;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_0_OFFSET = 11'h 20c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_1_OFFSET = 11'h 210;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_2_OFFSET = 11'h 214;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_3_OFFSET = 11'h 218;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_4_OFFSET = 11'h 21c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_5_OFFSET = 11'h 220;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_6_OFFSET = 11'h 224;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_7_OFFSET = 11'h 228;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_8_OFFSET = 11'h 22c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_9_OFFSET = 11'h 230;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_10_OFFSET = 11'h 234;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_11_OFFSET = 11'h 238;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_12_OFFSET = 11'h 23c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_13_OFFSET = 11'h 240;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_14_OFFSET = 11'h 244;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_15_OFFSET = 11'h 248;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_16_OFFSET = 11'h 24c;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_17_OFFSET = 11'h 250;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_18_OFFSET = 11'h 254;
  parameter logic [BlockAw-1:0] PINMUX_MIO_PAD_ATTR_REGWEN_19_OFFSET = 11'h 258;
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  parameter logic [BlockAw-1:0] PINMUX_DIO_PAD_SLEEP_MODE_3_OFFSET = 11'h 5a0;
  parameter logic [BlockAw-1:0] PINMUX_DIO_PAD_SLEEP_MODE_4_OFFSET = 11'h 5a4;
  parameter logic [BlockAw-1:0] PINMUX_DIO_PAD_SLEEP_MODE_5_OFFSET = 11'h 5a8;
  parameter logic [BlockAw-1:0] PINMUX_DIO_PAD_SLEEP_MODE_6_OFFSET = 11'h 5ac;
  parameter logic [BlockAw-1:0] PINMUX_DIO_PAD_SLEEP_MODE_7_OFFSET = 11'h 5b0;
  parameter logic [BlockAw-1:0] PINMUX_DIO_PAD_SLEEP_MODE_8_OFFSET = 11'h 5b4;
  parameter logic [BlockAw-1:0] PINMUX_DIO_PAD_SLEEP_MODE_9_OFFSET = 11'h 5b8;
  parameter logic [BlockAw-1:0] PINMUX_DIO_PAD_SLEEP_MODE_10_OFFSET = 11'h 5bc;
  parameter logic [BlockAw-1:0] PINMUX_DIO_PAD_SLEEP_MODE_11_OFFSET = 11'h 5c0;
  parameter logic [BlockAw-1:0] PINMUX_DIO_PAD_SLEEP_MODE_12_OFFSET = 11'h 5c4;
  parameter logic [BlockAw-1:0] PINMUX_DIO_PAD_SLEEP_MODE_13_OFFSET = 11'h 5c8;
  parameter logic [BlockAw-1:0] PINMUX_DIO_PAD_SLEEP_MODE_14_OFFSET = 11'h 5cc;
  parameter logic [BlockAw-1:0] PINMUX_DIO_PAD_SLEEP_MODE_15_OFFSET = 11'h 5d0;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_REGWEN_0_OFFSET = 11'h 5d4;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_REGWEN_1_OFFSET = 11'h 5d8;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_REGWEN_2_OFFSET = 11'h 5dc;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_REGWEN_3_OFFSET = 11'h 5e0;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_REGWEN_4_OFFSET = 11'h 5e4;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_REGWEN_5_OFFSET = 11'h 5e8;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_REGWEN_6_OFFSET = 11'h 5ec;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_REGWEN_7_OFFSET = 11'h 5f0;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_EN_0_OFFSET = 11'h 5f4;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_EN_1_OFFSET = 11'h 5f8;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_EN_2_OFFSET = 11'h 5fc;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_EN_3_OFFSET = 11'h 600;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_EN_4_OFFSET = 11'h 604;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_EN_5_OFFSET = 11'h 608;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_EN_6_OFFSET = 11'h 60c;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_EN_7_OFFSET = 11'h 610;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_0_OFFSET = 11'h 614;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_1_OFFSET = 11'h 618;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_2_OFFSET = 11'h 61c;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_3_OFFSET = 11'h 620;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_4_OFFSET = 11'h 624;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_5_OFFSET = 11'h 628;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_6_OFFSET = 11'h 62c;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_7_OFFSET = 11'h 630;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_CNT_TH_0_OFFSET = 11'h 634;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_CNT_TH_1_OFFSET = 11'h 638;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_CNT_TH_2_OFFSET = 11'h 63c;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_CNT_TH_3_OFFSET = 11'h 640;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_CNT_TH_4_OFFSET = 11'h 644;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_CNT_TH_5_OFFSET = 11'h 648;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_CNT_TH_6_OFFSET = 11'h 64c;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_CNT_TH_7_OFFSET = 11'h 650;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_PADSEL_0_OFFSET = 11'h 654;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_PADSEL_1_OFFSET = 11'h 658;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_PADSEL_2_OFFSET = 11'h 65c;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_PADSEL_3_OFFSET = 11'h 660;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_PADSEL_4_OFFSET = 11'h 664;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_PADSEL_5_OFFSET = 11'h 668;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_PADSEL_6_OFFSET = 11'h 66c;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_DETECTOR_PADSEL_7_OFFSET = 11'h 670;
  parameter logic [BlockAw-1:0] PINMUX_WKUP_CAUSE_OFFSET = 11'h 674;

  // Reset values for hwext registers and their fields
  parameter logic [0:0] PINMUX_ALERT_TEST_RESVAL = 1'h 0;
  parameter logic [0:0] PINMUX_ALERT_TEST_FATAL_FAULT_RESVAL = 1'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_0_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_0_ATTR_0_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_1_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_1_ATTR_1_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_2_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_2_ATTR_2_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_3_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_3_ATTR_3_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_4_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_4_ATTR_4_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_5_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_5_ATTR_5_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_6_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_6_ATTR_6_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_7_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_7_ATTR_7_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_8_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_8_ATTR_8_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_9_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_9_ATTR_9_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_10_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_10_ATTR_10_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_11_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_11_ATTR_11_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_12_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_12_ATTR_12_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_13_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_13_ATTR_13_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_14_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_14_ATTR_14_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_15_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_15_ATTR_15_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_16_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_16_ATTR_16_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_17_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_17_ATTR_17_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_18_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_18_ATTR_18_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_19_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_19_ATTR_19_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_20_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_20_ATTR_20_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_21_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_21_ATTR_21_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_22_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_22_ATTR_22_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_23_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_23_ATTR_23_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_24_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_24_ATTR_24_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_25_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_25_ATTR_25_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_26_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_26_ATTR_26_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_27_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_27_ATTR_27_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_28_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_28_ATTR_28_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_29_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_29_ATTR_29_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_30_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_30_ATTR_30_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_31_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_MIO_PAD_ATTR_31_ATTR_31_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_0_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_0_ATTR_0_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_1_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_1_ATTR_1_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_2_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_2_ATTR_2_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_3_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_3_ATTR_3_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_4_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_4_ATTR_4_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_5_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_5_ATTR_5_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_6_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_6_ATTR_6_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_7_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_7_ATTR_7_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_8_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_8_ATTR_8_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_9_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_9_ATTR_9_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_10_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_10_ATTR_10_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_11_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_11_ATTR_11_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_12_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_12_ATTR_12_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_13_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_13_ATTR_13_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_14_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_14_ATTR_14_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_15_RESVAL = 13'h 0;
  parameter logic [12:0] PINMUX_DIO_PAD_ATTR_15_ATTR_15_RESVAL = 13'h 0;

  // Register index
  typedef enum int {
    PINMUX_ALERT_TEST,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_0,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_1,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_2,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_3,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_4,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_5,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_6,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_7,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_8,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_9,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_10,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_11,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_12,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_13,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_14,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_15,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_16,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_17,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_18,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_19,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_20,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_21,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_22,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_23,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_24,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_25,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_26,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_27,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_28,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_29,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_30,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_31,
    PINMUX_MIO_PERIPH_INSEL_REGWEN_32,
    PINMUX_MIO_PERIPH_INSEL_0,
    PINMUX_MIO_PERIPH_INSEL_1,
    PINMUX_MIO_PERIPH_INSEL_2,
    PINMUX_MIO_PERIPH_INSEL_3,
    PINMUX_MIO_PERIPH_INSEL_4,
    PINMUX_MIO_PERIPH_INSEL_5,
    PINMUX_MIO_PERIPH_INSEL_6,
    PINMUX_MIO_PERIPH_INSEL_7,
    PINMUX_MIO_PERIPH_INSEL_8,
    PINMUX_MIO_PERIPH_INSEL_9,
    PINMUX_MIO_PERIPH_INSEL_10,
    PINMUX_MIO_PERIPH_INSEL_11,
    PINMUX_MIO_PERIPH_INSEL_12,
    PINMUX_MIO_PERIPH_INSEL_13,
    PINMUX_MIO_PERIPH_INSEL_14,
    PINMUX_MIO_PERIPH_INSEL_15,
    PINMUX_MIO_PERIPH_INSEL_16,
    PINMUX_MIO_PERIPH_INSEL_17,
    PINMUX_MIO_PERIPH_INSEL_18,
    PINMUX_MIO_PERIPH_INSEL_19,
    PINMUX_MIO_PERIPH_INSEL_20,
    PINMUX_MIO_PERIPH_INSEL_21,
    PINMUX_MIO_PERIPH_INSEL_22,
    PINMUX_MIO_PERIPH_INSEL_23,
    PINMUX_MIO_PERIPH_INSEL_24,
    PINMUX_MIO_PERIPH_INSEL_25,
    PINMUX_MIO_PERIPH_INSEL_26,
    PINMUX_MIO_PERIPH_INSEL_27,
    PINMUX_MIO_PERIPH_INSEL_28,
    PINMUX_MIO_PERIPH_INSEL_29,
    PINMUX_MIO_PERIPH_INSEL_30,
    PINMUX_MIO_PERIPH_INSEL_31,
    PINMUX_MIO_PERIPH_INSEL_32,
    PINMUX_MIO_OUTSEL_REGWEN_0,
    PINMUX_MIO_OUTSEL_REGWEN_1,
    PINMUX_MIO_OUTSEL_REGWEN_2,
    PINMUX_MIO_OUTSEL_REGWEN_3,
    PINMUX_MIO_OUTSEL_REGWEN_4,
    PINMUX_MIO_OUTSEL_REGWEN_5,
    PINMUX_MIO_OUTSEL_REGWEN_6,
    PINMUX_MIO_OUTSEL_REGWEN_7,
    PINMUX_MIO_OUTSEL_REGWEN_8,
    PINMUX_MIO_OUTSEL_REGWEN_9,
    PINMUX_MIO_OUTSEL_REGWEN_10,
    PINMUX_MIO_OUTSEL_REGWEN_11,
    PINMUX_MIO_OUTSEL_REGWEN_12,
    PINMUX_MIO_OUTSEL_REGWEN_13,
    PINMUX_MIO_OUTSEL_REGWEN_14,
    PINMUX_MIO_OUTSEL_REGWEN_15,
    PINMUX_MIO_OUTSEL_REGWEN_16,
    PINMUX_MIO_OUTSEL_REGWEN_17,
    PINMUX_MIO_OUTSEL_REGWEN_18,
    PINMUX_MIO_OUTSEL_REGWEN_19,
    PINMUX_MIO_OUTSEL_REGWEN_20,
    PINMUX_MIO_OUTSEL_REGWEN_21,
    PINMUX_MIO_OUTSEL_REGWEN_22,
    PINMUX_MIO_OUTSEL_REGWEN_23,
    PINMUX_MIO_OUTSEL_REGWEN_24,
    PINMUX_MIO_OUTSEL_REGWEN_25,
    PINMUX_MIO_OUTSEL_REGWEN_26,
    PINMUX_MIO_OUTSEL_REGWEN_27,
    PINMUX_MIO_OUTSEL_REGWEN_28,
    PINMUX_MIO_OUTSEL_REGWEN_29,
    PINMUX_MIO_OUTSEL_REGWEN_30,
    PINMUX_MIO_OUTSEL_REGWEN_31,
    PINMUX_MIO_OUTSEL_0,
    PINMUX_MIO_OUTSEL_1,
    PINMUX_MIO_OUTSEL_2,
    PINMUX_MIO_OUTSEL_3,
    PINMUX_MIO_OUTSEL_4,
    PINMUX_MIO_OUTSEL_5,
    PINMUX_MIO_OUTSEL_6,
    PINMUX_MIO_OUTSEL_7,
    PINMUX_MIO_OUTSEL_8,
    PINMUX_MIO_OUTSEL_9,
    PINMUX_MIO_OUTSEL_10,
    PINMUX_MIO_OUTSEL_11,
    PINMUX_MIO_OUTSEL_12,
    PINMUX_MIO_OUTSEL_13,
    PINMUX_MIO_OUTSEL_14,
    PINMUX_MIO_OUTSEL_15,
    PINMUX_MIO_OUTSEL_16,
    PINMUX_MIO_OUTSEL_17,
    PINMUX_MIO_OUTSEL_18,
    PINMUX_MIO_OUTSEL_19,
    PINMUX_MIO_OUTSEL_20,
    PINMUX_MIO_OUTSEL_21,
    PINMUX_MIO_OUTSEL_22,
    PINMUX_MIO_OUTSEL_23,
    PINMUX_MIO_OUTSEL_24,
    PINMUX_MIO_OUTSEL_25,
    PINMUX_MIO_OUTSEL_26,
    PINMUX_MIO_OUTSEL_27,
    PINMUX_MIO_OUTSEL_28,
    PINMUX_MIO_OUTSEL_29,
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    PINMUX_MIO_OUTSEL_31,
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    PINMUX_DIO_PAD_SLEEP_REGWEN_0,
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    PINMUX_WKUP_DETECTOR_0,
    PINMUX_WKUP_DETECTOR_1,
    PINMUX_WKUP_DETECTOR_2,
    PINMUX_WKUP_DETECTOR_3,
    PINMUX_WKUP_DETECTOR_4,
    PINMUX_WKUP_DETECTOR_5,
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    PINMUX_WKUP_DETECTOR_7,
    PINMUX_WKUP_DETECTOR_CNT_TH_0,
    PINMUX_WKUP_DETECTOR_CNT_TH_1,
    PINMUX_WKUP_DETECTOR_CNT_TH_2,
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    PINMUX_WKUP_DETECTOR_CNT_TH_6,
    PINMUX_WKUP_DETECTOR_CNT_TH_7,
    PINMUX_WKUP_DETECTOR_PADSEL_0,
    PINMUX_WKUP_DETECTOR_PADSEL_1,
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    PINMUX_WKUP_DETECTOR_PADSEL_6,
    PINMUX_WKUP_DETECTOR_PADSEL_7,
    PINMUX_WKUP_CAUSE
  } pinmux_id_e;

  // Register width information to check illegal writes
  parameter logic [3:0] PINMUX_PERMIT [414] = '{
    4'b 0001, // index[  0] PINMUX_ALERT_TEST
    4'b 0001, // index[  1] PINMUX_MIO_PERIPH_INSEL_REGWEN_0
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    4'b 0001, // index[  7] PINMUX_MIO_PERIPH_INSEL_REGWEN_6
    4'b 0001, // index[  8] PINMUX_MIO_PERIPH_INSEL_REGWEN_7
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    4'b 0001, // index[ 11] PINMUX_MIO_PERIPH_INSEL_REGWEN_10
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    4'b 0001, // index[ 13] PINMUX_MIO_PERIPH_INSEL_REGWEN_12
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    4'b 0001, // index[ 15] PINMUX_MIO_PERIPH_INSEL_REGWEN_14
    4'b 0001, // index[ 16] PINMUX_MIO_PERIPH_INSEL_REGWEN_15
    4'b 0001, // index[ 17] PINMUX_MIO_PERIPH_INSEL_REGWEN_16
    4'b 0001, // index[ 18] PINMUX_MIO_PERIPH_INSEL_REGWEN_17
    4'b 0001, // index[ 19] PINMUX_MIO_PERIPH_INSEL_REGWEN_18
    4'b 0001, // index[ 20] PINMUX_MIO_PERIPH_INSEL_REGWEN_19
    4'b 0001, // index[ 21] PINMUX_MIO_PERIPH_INSEL_REGWEN_20
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    4'b 0001, // index[ 29] PINMUX_MIO_PERIPH_INSEL_REGWEN_28
    4'b 0001, // index[ 30] PINMUX_MIO_PERIPH_INSEL_REGWEN_29
    4'b 0001, // index[ 31] PINMUX_MIO_PERIPH_INSEL_REGWEN_30
    4'b 0001, // index[ 32] PINMUX_MIO_PERIPH_INSEL_REGWEN_31
    4'b 0001, // index[ 33] PINMUX_MIO_PERIPH_INSEL_REGWEN_32
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    4'b 0001, // index[ 36] PINMUX_MIO_PERIPH_INSEL_2
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    4'b 0001, // index[ 38] PINMUX_MIO_PERIPH_INSEL_4
    4'b 0001, // index[ 39] PINMUX_MIO_PERIPH_INSEL_5
    4'b 0001, // index[ 40] PINMUX_MIO_PERIPH_INSEL_6
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    4'b 0001, // index[ 45] PINMUX_MIO_PERIPH_INSEL_11
    4'b 0001, // index[ 46] PINMUX_MIO_PERIPH_INSEL_12
    4'b 0001, // index[ 47] PINMUX_MIO_PERIPH_INSEL_13
    4'b 0001, // index[ 48] PINMUX_MIO_PERIPH_INSEL_14
    4'b 0001, // index[ 49] PINMUX_MIO_PERIPH_INSEL_15
    4'b 0001, // index[ 50] PINMUX_MIO_PERIPH_INSEL_16
    4'b 0001, // index[ 51] PINMUX_MIO_PERIPH_INSEL_17
    4'b 0001, // index[ 52] PINMUX_MIO_PERIPH_INSEL_18
    4'b 0001, // index[ 53] PINMUX_MIO_PERIPH_INSEL_19
    4'b 0001, // index[ 54] PINMUX_MIO_PERIPH_INSEL_20
    4'b 0001, // index[ 55] PINMUX_MIO_PERIPH_INSEL_21
    4'b 0001, // index[ 56] PINMUX_MIO_PERIPH_INSEL_22
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    4'b 0001, // index[ 58] PINMUX_MIO_PERIPH_INSEL_24
    4'b 0001, // index[ 59] PINMUX_MIO_PERIPH_INSEL_25
    4'b 0001, // index[ 60] PINMUX_MIO_PERIPH_INSEL_26
    4'b 0001, // index[ 61] PINMUX_MIO_PERIPH_INSEL_27
    4'b 0001, // index[ 62] PINMUX_MIO_PERIPH_INSEL_28
    4'b 0001, // index[ 63] PINMUX_MIO_PERIPH_INSEL_29
    4'b 0001, // index[ 64] PINMUX_MIO_PERIPH_INSEL_30
    4'b 0001, // index[ 65] PINMUX_MIO_PERIPH_INSEL_31
    4'b 0001, // index[ 66] PINMUX_MIO_PERIPH_INSEL_32
    4'b 0001, // index[ 67] PINMUX_MIO_OUTSEL_REGWEN_0
    4'b 0001, // index[ 68] PINMUX_MIO_OUTSEL_REGWEN_1
    4'b 0001, // index[ 69] PINMUX_MIO_OUTSEL_REGWEN_2
    4'b 0001, // index[ 70] PINMUX_MIO_OUTSEL_REGWEN_3
    4'b 0001, // index[ 71] PINMUX_MIO_OUTSEL_REGWEN_4
    4'b 0001, // index[ 72] PINMUX_MIO_OUTSEL_REGWEN_5
    4'b 0001, // index[ 73] PINMUX_MIO_OUTSEL_REGWEN_6
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